Het artikel onderzoekt de prestatiegroei van AMD Ryzen 7-processoren tussen 2022 en 2024 (van Zen 3 naar Zen 5). Hoewel de prestaties met ongeveer 50% zijn gestegen, is dit niet toe te schrijven aan de kloksnelheid, die slechts met 15% toenam. De winst komt voort uit een toename van het aantal transistoren (van 11 naar 16 miljard) en het 'breder' maken van de processorarchitectuur.
Belangrijke architecturale verbeteringen zijn:
- Verhoogde capaciteit: De dispatch width steeg naar 8 instructies per cyclus en de reorder buffer groeide naar 448 vermeldingen.
- Cache-uitbreiding: De L2-cache per kern verdubbelde naar 1 MB en de L1-datacache steeg naar 48 KB.
- Rekenkracht: Het aantal Integer ALU's steeg van 4 naar 6.
- SIMD-optimalisatie: Zen 5 maakt de overstap van 256-bit naar 512-bit SIMD-rekenunits, inclusief bredere loads en stores.
Het artikel sluit af met een korte blik op de toekomstige Zen 6-architectuur en de Epyc 'Venice' variant.
Hoe werd de AMD Ryzen in twee jaar tijd 50% sneller?
Laten we kijken naar de AMD Ryzen 7-processoren van 2022 tot 2024: de 5800X3D (Zen 3), de 7800X3D (Zen 4) en de 9800X3D (Zen 5). Dit zijn vergelijkbare chips met 8 kernen en 3D V-Cache.
Op Geekbench 6 is de prestatie in twee jaar tijd met ongeveer 50% gestegen.
| Jaar | Model | Architectuur | Single-core | Multi-core |
|---|
| 2022 | 5800X3D | Zen 3 | 2.016 | 11.832 |
| 2023 | 7800X3D | Zen 4 | 2.426 | 15.508 |
| 2024 | 9800X3D | Zen 5 | 2.969 | 18.751 |
De chip uit 2024 is 47% sneller op een enkele kern dan de chip uit 2022, en 58% sneller wanneer alle kernen worden gebruikt.
De rol van kloksnelheid en transistoren
De kloksnelheid is niet verantwoordelijk voor deze sprong. De maximale boost steeg van 4,5 GHz naar 5,2 GHz, wat een toename van 15% is.
| Jaar | Architectuur | Base clock | Max boost |
|---|
| 2022 | Zen 3 | 3,4 GHz | 4,5 GHz |
| 2023 | Zen 4 | 4,2 GHz | 5,0 GHz |
| 2024 | Zen 5 | 4,7 GHz | 5,2 GHz |
Het aantal transistoren is wel fors gestegen, met ongeveer 50%, van ruwweg 11 miljard naar 16 miljard. Het grootste deel van de extra transistoren is toegevoegd aan de kern, niet aan de cache.
Hoe extra transistoren worden omgezet in prestaties
Om extra transistoren om te zetten in extra prestaties, wordt de kern "breder" gemaakt en krijgt deze meer middelen om mee te werken.
De volgende aanpassingen zijn doorgevoerd:
- Dispatch width: De breedte voor het verzenden van instructies steeg van maximaal 6 instructies per cyclus naar 8.
- L2-cache per kern: Deze is verdubbeld van 512 KB naar 1 MB.
- L1-datacache: Deze steeg van 32 KB naar 48 KB.
- Integer ALU's: Het aantal rekenunits voor gehele getallen steeg van 4 naar 6.
- Reorder buffer: Deze groeide van 256 naar 448 vermeldingen, waardoor de processor meer instructies gelijktijdig kan verwerken ("in flight") en deze beter kan plannen.
| Specificatie | Zen 3 (2022) | Zen 4 (2023) | Zen 5 (2024) |
|---|
| L2-cache per kern | 512 KB | 1 MB | 1 MB |
| L1-datacache | 32 KB | 32 KB | 48 KB |
| Dispatch width | 6 | 6 | 8 |
| Integer ALU's | 4 | 4 | 6 |
| Reorder buffer | 256 | 320 | 448 |
Dataparallellisme (SIMD)
Voor dataparallellisme (SIMD) is Zen 5 een compleet andere machine. Waar Zen 3 en Zen 4 vier 256-bit SIMD-rekenunits hadden, beschikt Zen 5 over vier 512-bit units. Ook de loads en stores zijn op dezelfde manier verbreed: twee 512-bit loads per cyclus en één 512-bit store.
| Specificatie | Zen 3 (2022) | Zen 4 (2023) | Zen 5 (2024) |
|---|
| SIMD rekenunits | 4 × 256-bit | 4 × 256-bit | 4 × 512-bit |
| Loads per cyclus | 2 × 256-bit | 2 × 256-bit | 2 × 512-bit |
| Stores per cyclus | 1 × 256-bit | 1 × 256-bit | 1 × 512-bit |
Hiermee is duidelijk zichtbaar wat het "breder maken" van processors concreet betekent voor een consumentenchip.
Vooruitblik
Wat is de volgende stap? Zen 6 komt eraan. AMD spreekt over een Epyc-variant met 256 kernen (Venice) met een gigabyte aan L3-cache. Hoe de desktop-kernen er precies uit zullen zien, is nog niet bekend, maar het zou wel eens zeer indrukwekkend kunnen worden.
Verdere lectuur:
- AMD’s 256-core Epyc 9996 ‘Venice’ (Tom’s Hardware).
***
Bronvermelding: Daniel Lemire, "How did AMD Ryzen get 50% faster in two years?," in Daniel Lemire's blog, 18 september 2026, https://lemire.me/blog/2026/09/18/how-did-amd-ryzen-get-50-faster-in-two-years/.
Hoe werd de AMD Ryzen in twee jaar tijd 50% sneller?
Laten we kijken naar de AMD Ryzen 7-processoren van 2022 tot 2024: de 5800X3D (Zen 3), de 7800X3D (Zen 4) en de 9800X3D (Zen 5). Dit zijn vergelijkbare chips met 8 kernen en 3D V-Cache.
Op Geekbench 6 is de prestatie in twee jaar tijd met ongeveer 50% gestegen.
| Jaar | Model | Architectuur | Single-core | Multi-core |
|---|
| 2022 | 5800X3D | Zen 3 | 2.016 | 11.832 |
| 2023 | 7800X3D | Zen 4 | 2.426 | 15.508 |
| 2024 | 9800X3D | Zen 5 | 2.969 | 18.751 |
De chip uit 2024 is 47% sneller op een enkele kern dan de chip uit 2022, en 58% sneller wanneer alle kernen worden gebruikt.
De rol van kloksnelheid en transistoren
De kloksnelheid is niet verantwoordelijk voor deze sprong. De maximale boost steeg van 4,5 GHz naar 5,2 GHz, wat een toename van 15% is.
| Jaar | Architectuur | Base clock | Max boost |
|---|
| 2022 | Zen 3 | 3,4 GHz | 4,5 GHz |
| 2023 | Zen 4 | 4,2 GHz | 5,0 GHz |
| 2024 | Zen 5 | 4,7 GHz | 5,2 GHz |
Het aantal transistoren is wel fors gestegen, met ongeveer 50%, van ruwweg 11 miljard naar 16 miljard. Het grootste deel van de extra transistoren is toegevoegd aan de kern, niet aan de cache.
Hoe extra transistoren worden omgezet in prestaties
Om extra transistoren om te zetten in extra prestaties, wordt de kern "breder" gemaakt en krijgt deze meer middelen om mee te werken.
De volgende aanpassingen zijn doorgevoerd:
- Dispatch width: De breedte voor het verzenden van instructies steeg van maximaal 6 instructies per cyclus naar 8.
- L2-cache per kern: Deze is verdubbeld van 512 KB naar 1 MB.
- L1-datacache: Deze steeg van 32 KB naar 48 KB.
- Integer ALU's: Het aantal rekenunits voor gehele getallen steeg van 4 naar 6.
- Reorder buffer: Deze groeide van 256 naar 448 vermeldingen, waardoor de processor meer instructies gelijktijdig kan verwerken ("in flight") en deze beter kan plannen.
| Specificatie | Zen 3 (2022) | Zen 4 (2023) | Zen 5 (2024) |
|---|
| L2-cache per kern | 512 KB | 1 MB | 1 MB |
| L1-datacache | 32 KB | 32 KB | 48 KB |
| Dispatch width | 6 | 6 | 8 |
| Integer ALU's | 4 | 4 | 6 |
| Reorder buffer | 256 | 320 | 448 |
Dataparallellisme (SIMD)
Voor dataparallellisme (SIMD) is Zen 5 een compleet andere machine. Waar Zen 3 en Zen 4 vier 256-bit SIMD-rekenunits hadden, beschikt Zen 5 over vier 512-bit units. Ook de loads en stores zijn op dezelfde manier verbreed: twee 512-bit loads per cyclus en één 512-bit store.
| Specificatie | Zen 3 (2022) | Zen 4 (2023) | Zen 5 (2024) |
|---|
| SIMD rekenunits | 4 × 256-bit | 4 × 256-bit | 4 × 512-bit |
| Loads per cyclus | 2 × 256-bit | 2 × 256-bit | 2 × 512-bit |
| Stores per cyclus | 1 × 256-bit | 1 × 256-bit | 1 × 512-bit |
Hiermee is duidelijk zichtbaar wat het "breder maken" van processors concreet betekent voor een consumentenchip.
Vooruitblik
Wat is de volgende stap? Zen 6 komt eraan. AMD spreekt over een Epyc-variant met 256 kernen (Venice) met een gigabyte aan L3-cache. Hoe de desktop-kernen er precies uit zullen zien, is nog niet bekend, maar het zou wel eens zeer indrukwekkend kunnen worden.
Verdere lectuur:
- AMD’s 256-core Epyc 9996 ‘Venice’ (Tom’s Hardware).
***
Bronvermelding: Daniel Lemire, "How did AMD Ryzen get 50% faster in two years?," in Daniel Lemire's blog, 18 september 2026, https://lemire.me/blog/2026/09/18/how-did-amd-ryzen-get-50-faster-in-two-years/.
Groetjes,